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Npaj-txheej txheem ntawm qhov rooj kom tsim nyog Tsim thiab lub cajmeem

Mar 11, 2019

Txhawm rau txheeb xyuas tus cwj pwm ntawm FPGA, tus neeg siv yuav tsim ib cov qauv siv kho lus (HDL) los yog ua tus qauv tsim. Daim ntawv HDL yog tsim nyog los ua haujlwm nrog cov txheej txheem loj vim nws muaj peev xwm los qhia meej txog tus cwj pwm ntawm cov kev coj ua haujlwm zoo dua li kos txhua daim ntawm tes. Txawm li cas los xij, qhov kev nkag teb chaws tuaj yeem tso cai rau kev pom kev yooj yim ntawm ib tus tsim thiab nws cov khoom tiv thaiv.


Siv lub tshuab hluav taws xob tsim lub cuab yeej, ib qho technology-mapped netlist yog tsim tawm. Lub netlist tau ces haum rau qhov tseeb FPGA architecture siv ib txoj kev hu ua chaw-thiab-txoj, feem ntau yog ua los ntawm FPGA lub lag luam qhov chaw-thiab-lawv software. Tus neeg siv yuav tso cai rau daim ntawv qhia, qhov chaw thiab cov kev sib tw tau los ntawm qhov kev ntsuam xyuas sij hawm, simulation, thiab lwm yam kev paub tseeb thiab kev siv tshuaj. Thaum cov txheej txheem tsim thiab validation tiav, cov ntaub ntawv binary generated, feem ntau yog siv FPGA tus neeg muag khoom software, yog siv los (re-) configure FPGA. Cov ntaub ntawv no yog xa mus rau FPGA / CPLD ntawm ib lub vas sab (JTAG) los yog mus rau lwm lub cim xeeb zoo li EEPROM.


Feem ntau cov HDLs yog VHDL thiab Verilog thiab ntxiv nrog rau SystemVerilog. Txawm li cas los xij, hauv kev sim kom txo tau qhov nyuaj ntawm kev tsim hauv cov HDLs, uas tau muab piv rau qhov sib npaug ntawm cov lus sib dhos, muaj kev txav mus rau theem sib luag ntawm kev qhia txog lwm hom lus. National Instruments 'LabVIEW graphical graphical graphical graphical programming (tej lub npe hu ua "G") muaj ib qho FPGA ntxiv rau hauv kev npaj muaj thiab kev pab cuam FPGA kho vajtse.


Los ua kom yooj yim rau txoj kev tsim ntawm cov hauv kev ua haujlwm hauv FPGAs, muaj kev qiv qiv ntawm kev ua ub no ntawm kev ua haujlwm thiab cov kev sib tw uas tau raug sim thiab ua kom zoo dua kom tsim tau cov txheej txheem tsim. Cov tswvcuab kev cog lus no feem ntau hu ua cov cuab yeej fwm (IP), thiab muaj los ntawm FPGA cov neeg muag khoom thiab lwm tus neeg sab nrauv tus IP. Lawv tsis tshua mus dawb, thiab feem ntau tso tawm raws li cov ntawv tso cai. Lwm yam kev cog qoob loo muaj nyob rau ntawm cov neeg tsim khoom xws li OpenCores (feem ntau tso tawm hauv cov ntaub ntawv pub dawb thiab qhib qhov chaw xws li daim GPL, BSD lossis cov ntawv pov thawj zoo), thiab lwm qhov chaw. Cov qauv tsim no yog hu ua "qhib qhov chaw radon."


Hauv kev tsim qauv lag luam, tus tsim daim ntawv thov FPGA yuav simulate tus qauv ntawm ntau theem ntawm tus txheej txheem tsim. Pib hauv RTL lus piav qhia hauv VHDL lossis Verilog simulated los ntawm kev tsim cov kev ntsuas raug sim simulate lub cev thiab soj ntsuam cov ntsiab lus. Tom qab ntawd, tom qab lub cav ua ke tiav lawm mapped cov qauv siv rau cov netlist, cov netlist txhais ua ib lub qhov rooj piav theem piav qhov simulation rov qab kom paub meej tias cov synthesis proceeded tsis muaj teeb meem. Thaum kawg qhov tsim yog muab tso rau hauv FPGA thaum twg cov ntsiab lus nthuav tawm kev sib ntxiv tau muab ntxiv thiab simulation khiav dua nrog cov kev ntseeg rov qab-ntxiv rau cov netlist.


Tsis ntev los no, OpenCL (Open Computing Language) yog siv los ntawm cov neeg tsim khoom los ua kom zoo dua ntawm qhov kev ua tau zoo thiab lub hwj chim ua tau zoo uas FPGA muab. OpenCL tso cov neeg tsim cai los tsim cov cai hauv C programming lus thiab lub hom phiaj FPGA ua OpenCL kernels siv OpenCL constructs. Yog xav paub ntxiv, saib cov qib high theem synthesis thiab C rau HDL.